Description du sujet de thèse
Domaine
Défis technologiques
Sujets de thèse
Sécurisation cryptographique d'enclaves de processeurs RISC-V avec CHERI
Contrat
Thèse
Description de l'offre
CHERI (Capability Hardware Enhanced RISC Instructions) est une solution permettant de sécuriser le processeur contre les fuites spatiales et temporelles de mémoire en transformant tout pointeur en capacité définissant de façon claire les bornes d'accès aux données ou instructions adressées.
Dans cette thèse, nous proposons sur un processeur d'applications RISC-V d'enrichir CHERI et ses possibilités d'intégrité de flot de contrôle avec une protection des instructions allant jusqu'à leur exécution contre tout type de modifications. Dans un second temps, sur la base d'un chiffrement authentifié de la mémoire, nous étudierons la possibilité avec CHERI de définir des enclaves sécurisées permettant une isolation cryptographique entre processus. Le processeur sera modifié pour que chaque processus soit chiffré avec sa propre clé et puisse avoir un cycle de vie sûr. L'ensemble des clés devra être protégé efficacement dans le matériel.
Contact : < email supprimé pour raison de sécurité >
Université / école doctorale
Electronique, Electrotechnique, Automatique, Traitement du Signal (EEATS)
Université Grenoble Alpes
Localisation du sujet de thèse
Site
Grenoble
Critères candidat
Formation recommandée
cybersécurité, conception numérique, architecture des processeurs
Demandeur
Disponibilité du poste
01/10/2025
Personne à contacter par le candidat
SAVRY Olivier < email supprimé pour raison de sécurité >
CEA
DRT/DSYS/SSSEC/LSCO
CEA/Grenoble
17 avenue des Martyrs
39054 Grenoble cedex
0438780947
Tuteur / Responsable de thèse
LASHERMES Ronan < email supprimé pour raison de sécurité >
INRIA
SED & LHS
Office F418, Beaulieu Campus, Rennes, France
(+33|0)2 99 84 72 84
En savoir plus
https://www.leti-cea.fr/cea-tech/leti/Pages/recherche-appliquee/infrastructures-de-recherche/plateforme-cybersecurite.aspx
https://www.cl.cam.ac.uk/research/security/ctsrd/cheri/
Domaine
Défis technologiques
Sujets de thèse
Sécurisation cryptographique d'enclaves de processeurs RISC-V avec CHERI
Contrat
Thèse
Description de l'offre
CHERI (Capability Hardware Enhanced RISC Instructions) est une solution permettant de sécuriser le processeur contre les fuites spatiales et temporelles de mémoire en transformant tout pointeur en capacité définissant de façon claire les bornes d'accès aux données ou instructions adressées.
Dans cette thèse, nous proposons sur un processeur d'applications RISC-V d'enrichir CHERI et ses possibilités d'intégrité de flot de contrôle avec une protection des instructions allant jusqu'à leur exécution contre tout type de modifications. Dans un second temps, sur la base d'un chiffrement authentifié de la mémoire, nous étudierons la possibilité avec CHERI de définir des enclaves sécurisées permettant une isolation cryptographique entre processus. Le processeur sera modifié pour que chaque processus soit chiffré avec sa propre clé et puisse avoir un cycle de vie sûr. L'ensemble des clés devra être protégé efficacement dans le matériel.
Contact : < email supprimé pour raison de sécurité >
Université / école doctorale
Electronique, Electrotechnique, Automatique, Traitement du Signal (EEATS)
Université Grenoble Alpes
Localisation du sujet de thèse
Site
Grenoble
Critères candidat
Formation recommandée
cybersécurité, conception numérique, architecture des processeurs
Demandeur
Disponibilité du poste
01/10/2025
Personne à contacter par le candidat
SAVRY Olivier < email supprimé pour raison de sécurité >
CEA
DRT/DSYS/SSSEC/LSCO
CEA/Grenoble
17 avenue des Martyrs
39054 Grenoble cedex
0438780947
Tuteur / Responsable de thèse
LASHERMES Ronan < email supprimé pour raison de sécurité >
INRIA
SED & LHS
Office F418, Beaulieu Campus, Rennes, France
(+33|0)2 99 84 72 84
En savoir plus
https://www.leti-cea.fr/cea-tech/leti/Pages/recherche-appliquee/infrastructures-de-recherche/plateforme-cybersecurite.aspx
https://www.cl.cam.ac.uk/research/security/ctsrd/cheri/
