Description du sujet de thèse
Domaine
Défis technologiques
Sujets de thèse
Nouvelle génération de mémoires ferroélectriques FeRAM 3D avec bitcell 1T-1C entièrement intégrée en BEOL
Contrat
Thèse
Description de l'offre
Les mémoires ferroélectriques de type FeRAM 1T-1C à base de HZO ont le potentiel pour remplacer les derniers niveaux de Cache. Le CEA-Leti est à l'état de l'art dans le domaine au nœud 22nm [1], avec des bitcells 1T-1C déjà plus denses que celle de la SRAM. Dans cette approche le transistor de sélection (1T) est un transistor front-end et la capacité ferroélectrique tridimensionnelle (1C) est intégrée en back-end.Il a été montré par Micron [2] que l'utilisation d'un transistor back-end tridimensionnel en silicium polycristallin permettait 1/ de densifier la bitcell, 2/ d'empiler plusieurs niveaux de FeRAM et 3/ d'utiliser le CMOS sous les matrices pour la logique de contrôle (CMOS Under Array - CuA).
L'objet de cette thèse est d'évaluer d'autres types de sélecteurs, en particulier des FET à canal oxyde semiconducteur amorphe (AOSFET) verticaux intégrés en back-end, pour les nouvelles génération de mémoires FeRAM. Les caractéristiques de ces transistors back-end [3] (faible Ioff, faible Ion, faible Vth) devraient offrir des avantages significatifs pour le fonctionnement des matrices mémoires FeRAM à très basses tensions (< 1V) tout en permettant d'intégrer des bitcells 1T-1C très denses entièrement en back-end.
La thèse sera principalement orientée DTCO (Design Technology Co-Optimization) afin de proposer des bitcells denses utilisant des schémas d'intégration réalistes. Elle pourra également s'appuyer sur les résultats expérimentaux récents obtenus au CEA tant sur les AOSFET que sur les Capas Ferroélectriques 3D [1] en vue de premières démonstrations silicium.
[1] S. Martin et al., IEDM 2024; [2] N. Ramaswamy et al., IEDM 2023; [3] S. Deng et al., VLSI 2025
Université / école doctorale
Electronique, Electrotechnique, Automatique, Traitement du Signal (EEATS)
Université Grenoble Alpes
Localisation du sujet de thèse
Site
Grenoble
Critères candidat
Formation recommandée
Master 2 en nanotechnologies, physique des dispositifs microélectroniques
Demandeur
Disponibilité du poste
01/10/2026
Personne à contacter par le candidat
GRENOUILLET Laurent < E-Mail aus Sicherheitsgründen gelöscht >
CEA
DRT/DCOS//LDMC
CEA-Léti MINATEC
17, rue des Martyrs
38054 Grenoble Cedex 09
04 38 78 99 23
Tuteur / Responsable de thèse
GRENOUILLET Laurent < E-Mail aus Sicherheitsgründen gelöscht >
CEA
DRT/DCOS//LDMC
CEA-Léti MINATEC
17, rue des Martyrs
38054 Grenoble Cedex 09
04 38 78 99 23
En savoir plus
Domaine
Défis technologiques
Sujets de thèse
Nouvelle génération de mémoires ferroélectriques FeRAM 3D avec bitcell 1T-1C entièrement intégrée en BEOL
Contrat
Thèse
Description de l'offre
Les mémoires ferroélectriques de type FeRAM 1T-1C à base de HZO ont le potentiel pour remplacer les derniers niveaux de Cache. Le CEA-Leti est à l'état de l'art dans le domaine au nœud 22nm [1], avec des bitcells 1T-1C déjà plus denses que celle de la SRAM. Dans cette approche le transistor de sélection (1T) est un transistor front-end et la capacité ferroélectrique tridimensionnelle (1C) est intégrée en back-end.Il a été montré par Micron [2] que l'utilisation d'un transistor back-end tridimensionnel en silicium polycristallin permettait 1/ de densifier la bitcell, 2/ d'empiler plusieurs niveaux de FeRAM et 3/ d'utiliser le CMOS sous les matrices pour la logique de contrôle (CMOS Under Array - CuA).
L'objet de cette thèse est d'évaluer d'autres types de sélecteurs, en particulier des FET à canal oxyde semiconducteur amorphe (AOSFET) verticaux intégrés en back-end, pour les nouvelles génération de mémoires FeRAM. Les caractéristiques de ces transistors back-end [3] (faible Ioff, faible Ion, faible Vth) devraient offrir des avantages significatifs pour le fonctionnement des matrices mémoires FeRAM à très basses tensions (< 1V) tout en permettant d'intégrer des bitcells 1T-1C très denses entièrement en back-end.
La thèse sera principalement orientée DTCO (Design Technology Co-Optimization) afin de proposer des bitcells denses utilisant des schémas d'intégration réalistes. Elle pourra également s'appuyer sur les résultats expérimentaux récents obtenus au CEA tant sur les AOSFET que sur les Capas Ferroélectriques 3D [1] en vue de premières démonstrations silicium.
[1] S. Martin et al., IEDM 2024; [2] N. Ramaswamy et al., IEDM 2023; [3] S. Deng et al., VLSI 2025
Université / école doctorale
Electronique, Electrotechnique, Automatique, Traitement du Signal (EEATS)
Université Grenoble Alpes
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Grenoble
Critères candidat
Formation recommandée
Master 2 en nanotechnologies, physique des dispositifs microélectroniques
Demandeur
Disponibilité du poste
01/10/2026
Personne à contacter par le candidat
GRENOUILLET Laurent < E-Mail aus Sicherheitsgründen gelöscht >
CEA
DRT/DCOS//LDMC
CEA-Léti MINATEC
17, rue des Martyrs
38054 Grenoble Cedex 09
04 38 78 99 23
Tuteur / Responsable de thèse
GRENOUILLET Laurent < E-Mail aus Sicherheitsgründen gelöscht >
CEA
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CEA-Léti MINATEC
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38054 Grenoble Cedex 09
04 38 78 99 23
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